Ver doble: TSMC adopta una nueva técnica de litografía para llevar la ley de Moore a 20 nm

Oblea Cortex-A15

A medida que los nodos de proceso se reducen, se vuelve cada vez más difícil para las principales fundiciones de semiconductores ofrecer ventajas convincentes en cada nuevo nodo. TSMC reveló recientemente información adicional sobre cómo pretende construir chips de 20 nm utilizando patrones dobles. La técnica, si bien es vital para construir procesadores en este nodo, tiene algunos costos significativos.

Durante casi una década, TSMC, GlobalFoundries e Intel han confiado colectivamente en láseres de fluoruro de argón (ArF) para grabar obleas de microprocesadores. Estos láseres generan luz a 193 nm, profundamente en el rango ultravioleta, y han sido fundamentales para impulsar la industria de los semiconductores de geometrías de 90 nm a 28 nm. Desafortunadamente, la luz de 193 nm ha alcanzado su límite efectivo: las densidades de transistores por debajo de 28 nm son simplemente demasiado pequeñas para que la luz de 193 nm pueda grabar.

Cómo funciona el patrón doble

En la litografía de patrón único, una oblea se cubre con un material sensible a la luz, conocido como fotorresistente. Luego, la luz se transmite a través de una fotomáscara con patrón (una plantilla del chip, esencialmente). La luz incide en el fotorresistente y cambia las propiedades químicas del material. Luego, la oblea se baña en una solución química, que lava las áreas que tocó la luz. Este proceso se repite varias veces y el resultado final es (con suerte) un microprocesador.



Sin embargo, cuando las características del silicio se vuelven demasiado pequeñas en relación con la longitud de onda de la luz que se utiliza para grabarlas, la densidad de defectos se dispara. El patrón doble, utilizando dos fotomáscaras, cada una con la mitad de un patrón, puede corregir esto, como se muestra a continuación.

patrón doble

Hay varios tipos de patrones dobles y se pueden usar de diferentes maneras, por lo que es posible que haya escuchado el término antes. Intel lo adoptó para áreas críticas a 45 nm, cuando el resto de la industria impulsaba la litografía de inmersión. Luego, a 32 nm, TSMC y GlobalFoundries comenzaron a usar algunos patrones dobles, mientras que Intel optó por la litografía de inmersión. Lo que está cambiando para TSMC a 20 nm es que la empresa está adoptando lo que se llama patrón doble / grabado doble (2P2E).

Exposición única, doble exposición y doble patrón

La misma área de celda construida con exposición simple, doble exposición y doble patrón. Observe cómo el tamaño y la regularidad de la función mejoran en cada paso.

El panorama general de Anuncio de TSMC es que si bien el patrón doble ya está en uso a 28 nm, será significativamente más importante a 20 nm. El aumento del número de pasos de fabricación por oblea ralentiza la producción total y aumenta el costo, tanto en términos de obleas por hora como de las herramientas adicionales necesarias para el doble patrón.

GlobalFoundries también está haciendo un mayor uso del patrón doble a 20 nm. Intel, mientras tanto, usa la técnica en un grado limitado a 22 nm, pero ha evitó la necesidad para adoptarlo tan ampliamente. Se espera que Chipzilla adopte un patrón doble a 14 nm, con TSMC y GF trayendo FinFET al mercado en algún momento de 2016. A largo plazo, todos esperan obtener litografía ultravioleta extrema (EUV) del suelo, por razones que el siguiente gráfico hace obvias.

Costos de la litografía del doble patrón.

La longitud de onda de EUV, a 135 nm, permite volver a crear un patrón único, al menos durante un tiempo. A 7 nm, es posible que se requiera EUV de doble patrón, pero eso es lo suficientemente avanzado como para que Intel pueda permitirse retrasarlo. El mayor problema con el patrón doble, al final, es que es en gran medida una solución provisional. Se suponía que nunca nos quedaríamos atascados en 193 nm durante tanto tiempo; Intel estaba investigando la litografía de 157 nm cuando comenzó a implementar 193 nm en 2003. Los problemas con el escalado y la producción finalmente acabaron con 157 nm, la litografía EUV enfrenta serios problemas de rampa y ninguno de los enfoques alternativos de litografía ha demostrado ser comercialmente viable.

Si EUV no se puede poner en línea en un futuro cercano, los principales fabricantes de semiconductores hablarán de patrones cuádruples de 14-16 nm, y eso es un aumento de costo suficiente como para dañar seriamente el modelo de fundición por completo. A medida que aumenta el número de patrones, la probabilidad de que se produzca un error en el cambio de máscara es mayor y, al reducirse el espacio entre los transistores, incluso un pequeño error provocará defectos insostenibles.

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