El cubo de memoria híbrida de 320 GB / seg de Micron llega al mercado en 2013 y amenaza con acabar con la DDR SDRAM

Cubo de memoria híbrido

El Hybrid Memory Cube Consortium, que consta de luminarias de silicio como Micron, Samsung e IBM (pero no Intel), finalmente ha terminado de elaborar el estándar Hybrid Memory Cube 1.0. El HMC es un cambio de paradigma completo que se aleja de los sticks SDRAM DDR1 / 2/3 convencionales (DIMM), que ofrecen hasta 15 veces el rendimiento de DDR3, mientras utilizan un 70% menos de energía. Solo para abrirle el apetito, HMC 1.0 tiene un ancho de banda máximo de 320GB / seg para una CPU o GPU cercana - PC3-24000 DDR3 SDRAM, por otro lado, alcanza un máximo de solo 24GB / seg.

El Hybrid Memory Cube es esencialmente una pila de hasta ocho matrices de memoria, conectadas entre sí mediante vías de silicio (TSV), ubicadas sobre una capa lógica y de conmutación que controla la entrada y salida de las ocho matrices. Este enfoque apilado es fundamentalmente diferente de la DRAM, que generalmente consiste en un montón de matrices de RAM colocadas una al lado de la otra en un dispositivo. Casi todas las ventajas de HMC sobre DRAM se deben a que los troqueles están apilados.

Paquete en paquete apilamiento de chips



Como hemos cubierto antes, el apilamiento de chips es el futuro de la informática. Al colocar los troqueles uno encima del otro, los cables entre ellos son mucho, mucho más cortos. A su vez, esto significa que los datos se pueden enviar a mayor velocidad y, al mismo tiempo, utilizar menos energía. Sin embargo, existen algunos métodos diferentes de apilamiento de chips, y algunos son mucho más avanzados y poderosos que otros. El más básico es paquete en paquete (en la imagen de arriba), que esencialmente toma dos chips terminados y los coloca uno encima del otro, con las clavijas de conexión del chip superior encajando en el chip inferior. Este enfoque ya está siendo ampliamente utilizado por los SoC de teléfonos inteligentes, donde se apila un chip de memoria en la parte superior de la CPU / GPU, lo que permite que el dispositivo completo sea significativamente más pequeño.

Apilamiento de chips Bump + RDL + TSV (Transposer a continuación)El método más avanzado de apilamiento de chips utiliza vías de silicio (TSV). Con TSV, los canales de cobre verticales están integrados en cada matriz de memoria, de modo que cuando se pueden apilar uno encima del otro (en la imagen de la derecha). A diferencia del paquete en paquete, que ve dos chips completos colocados uno encima del otro, los troqueles conectados con TSV están todos dentro del mismo chip. Esto significa que los cables entre los troqueles son lo más cortos posible y, dado que cada troquel es muy delgado, el paquete completo es solo una fracción más alto de lo normal. En teoría, se puede conectar cualquier número de matrices de esta manera, siendo la generación y disipación de calor las únicas limitaciones reales. Por ahora, parece que la especificación HMC 1.0 permite hasta ocho troqueles, con una capacidad máxima direccionable de 8GB. Sin embargo, no hay ninguna razón por la que no pueda conectar varias HMC a una CPU o GPU si está buscando más de 8 GB de RAM.

Más allá del TSV, la otra razón por la que la HMC es mucho más rápida y eficiente es porque elimina los transistores lógicos de cada matriz DRAM y los coloca a todos en una ubicación central, en la base de la pila. En la DRAM convencional, todos y cada uno de los chips de memoria tienen su propio circuito lógico, que se encarga de introducir y extraer datos de las celdas de memoria individuales. Cada uno de estos circuitos lógicos debe ser lo suficientemente potente como para leer y escribir a velocidades de datos enormes, lo que cuesta mucha energía y agrega mucha complejidad al proceso de E / S. En la HMC, solo hay un circuito lógico que controla las ocho matrices de memoria. Esta lógica centralizada permite velocidades de datos más altas y eficientes: hasta 320 gigabytes por segundo, mientras que consume un 70% menos de energía que DDR3. (Ver la especificación completa de Hybrid Memory Cube en el sitio del Consorcio).

El Consorcio HMC está formado por la mayoría de los principales actores de la industria de los chips, con la notable excepción de Intel. Intel colaboró ​​con Micron cuando el Hybrid Memory Cube se demostró por primera vez en la IDF en 2011, pero por razones desconocidas no hay productos TSV en su hoja de ruta. El consorcio planea lanzar las primeras HMC más adelante en 2013, y ya está trabajando en la versión 2.0 de la especificación HMC. No hay información sobre el costo, pero probablemente veremos HMC en supercomputadoras y dispositivos de red primero, donde el ancho de banda ultra alto realmente se destacará, y luego tal vez en los dispositivos de consumo en el próximo año o dos.

Copyright © Todos Los Derechos Reservados | 2007es.com