Intel retrasa la fecha de lanzamiento de Broadwell hasta 2014 debido a problemas de densidad de defectos

Intel Broadwell

Intel anunció ayer que se retrasará la introducción de sus chips de próxima generación, con nombre en código Broadwell. La compañía hizo una demostración de los procesadores de 14nm en la IDF el mes pasado y afirma que el nuevo chip puede reducir el consumo de energía un 30% más por debajo de las reducciones que vimos con Haswell gracias al cambio a la tecnología de proceso de 14nm, por debajo de los 22nm. Broadwell también está configurado para ser significativamente más pequeño que Haswell: lo suficientemente pequeño como para caber en tabletas y factores de forma sin requerir un ventilador, y supuestamente incorpora una GPU que aumenta el rendimiento un 40% más con respecto a la generación actual.

Durante su conferencia telefónica del tercer trimestre, el CEO de Intel, Brian Krzanich, señaló que los problemas frente a Broadwell son técnicas (a diferencia de las relacionadas con el marketing), y dicen que 'fue simplemente un problema de densidad de defectos'. El chip comenzará a producirse en el primer trimestre del año. Intel afirma que está 'cómodo' con los rendimientos, pero aún está preparando soluciones y cambios en el núcleo para mejorar su posición. Esto no es sorprendente, pero lo que Intel descarta como “solo un problema de densidad de defectos” está, de hecho, profundamente en el corazón de los problemas que enfrenta la fabricación moderna de semiconductores.

Cómo las densidades de defectos arruinan las curvas de costos

A medida que los nodos semiconductores se reducen, la dificultad de construir diseños de transistores cada vez más pequeños se vuelve cada vez más aguda. El cambio a un patrón doble puede aumentar las densidades de defectos por sí solo, las limitaciones fundamentales de la litografía de 192 nm son una presión constante, y la necesidad de garantizar niveles cada vez más altos de control sobre la distribución de dopantes y las características de voltaje están chocando contra los límites fundamentales de leyes físicas. La densidad de defectos es una métrica que se refiere a cuántos defectos es probable que estén presentes por oblea de CPU.



broadwellEs importante comprender que los defectos no son binarios. Los chips no solo funcionan o no funcionan. Un chip puede funcionar perfectamente pero consumir más energía de la prevista. La distribución imperfecta de dopantes o los errores de tamaño nanométrico en la ubicación del transistor pueden causar problemas relacionados con el escalado de frecuencia. El problema con los núcleos de bajo consumo y bajo costo es que el fabricante necesita controlar estrictamente tanto los defectos binarios de trabajo / no trabajo como los problemas más pequeños que no destruyen el procesador, pero evitan que alcance los objetivos de energía.

Una forma de reducir el impacto de los defectos es construir rutas de circuito redundantes dentro del propio procesador. Todos los fabricantes incorporan cierto grado de redundancia, pero cuando las tolerancias de fabricación se reducen mucho, la adición de circuitos redundantes también aumenta la complejidad. Se debe lograr un equilibrio cuidadosamente para garantizar que la evaluación y las estructuras duplicadas no terminen agravando el problema.

Considere el impacto de los defectos que aumentan acumulativamente el TDP de la CPU en un 50%. Un chip de escritorio de 50W-75W ahora tiene un TDP de 75W-112W, muy dentro de las capacidades de enfriamiento de una torre moderna. Un chip de computadora portátil de 17 W a + 50% de TDP puede caber en cualquier chasis capaz de manejar un TDP de 25 W. Pero un chip de tableta, que ya está en el límite de los 5W, puede salir del espacio por completo si alcanza la marca de 7.5W. Con Intel luchando duro para sacudir la percepción de los chips x86 como demasiado hambrientos de energía para encajar en factores de forma competitivos con ARM, es imperativo que cada generación de procesadores x86 entregue dividendos en este frente, incluso si cuesta un rendimiento de alto nivel, ya que hizo con Haswell.

Costos de la litografía ASML

Todos los goles tienen sentido, pero las fichas deben ceder de manera óptima para colocarlos en su lugar.

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Los problemas de Intel en esta área deben considerarse un referente para la industria. No es que las empresas dejen de avanzar, sino que el ritmo de las rampas de la próxima generación se ralentizará a medida que los fabricantes luchan por impulsar productos a través de una cadena cada vez más poco cooperativa. Desde la litografía ultravioleta extrema hasta la transición de obleas de 450 mm, algunos de los mejores ingenieros del planeta están tratando de construir equipos que puedan seguir escalando, incluso cuando el costo por milímetro cuadrado de silicio aumenta a 20 nm por primera vez.

Presentación NV

Con GlobalFoundries y TSMC aún aumentando 20 nm, el retraso de 14 nm de Intel no debería afectar las hojas de ruta de la empresa o el liderazgo que se abre sobre sus competidores. TSMC está trabajando para aumentar simultáneamente los FinFET de 20 nm y 16 nm, el primero debutando en 2014 y el segundo lanzándose en el marco de tiempo de 2016. GlobalFoundries, Samsung e IBM están avanzando con los planes para un proceso híbrido de 14-20 nm, en el que los chips combinarían la fabricación de front-end de 14 nm con interconexiones de 20 nm. El resultado (si funciona) sería un chip con un consumo de energía y un rendimiento al estilo de 14 nm, pero con un tamaño de 20 nm.

GlobalFoundries no ha emitido una guía firme sobre cuándo espera comenzar a aumentar 20 nm, pero 2014 es la fecha generalmente aceptada, y la tecnología de 14 nm también llegará uno o dos años después. En ambos casos, las ralentizaciones y los retrasos podrían afectar a los clientes o las propias fundiciones, no debido a un defecto inherente, sino porque la escala ha volverse tan difícil. La ley de Moore pronóstico a largo plazo puede ser sombrío, pero todavía hay opciones para impulsar rendimiento entusiasta.

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