IBM anuncia un avance de 5 nm utilizando nanohojas de silicio

Oblea de silicio

Los investigadores de IBM anunciaron ayer un nuevo avance en la fabricación que podría despejar el camino al escalado de dispositivos de 5 nm y la implementación de tecnologías de diseño de transistores de próxima generación. La compañía ha utilizado nanohojas de silicio (láminas de silicio 2D apiladas una encima de la otra) para ensamblar un chip de prueba con 30 mil millones de transistores, en comparación con un chip de transistores de 7 nm y 20 mil millones que el equipo de investigación debutó hace varios años.

De acuerdo con la investigación equipo, el uso de nanohojas les permite crear FET de puerta completa (GAA), que se cree que son el seguimiento más probable de la tecnología FinFET que utilizan los diseños de silicio de vanguardia que se utilizan en la actualidad. El siguiente diagrama muestra la progresión de un transistor 2D tradicional (izquierda) a una estructura FinFET (derecha), a un GAAFET (abajo).

GO Progresión

Joerg Appenzeller, Universidad de Purdue



La estructura del diseño de nanoplacas de IBM significa que la aleta, que antes sobresalía del transistor, ahora es efectivamente un nanoalambre de silicio. El chip de prueba también se construyó utilizando EUV, un paso importante para la tecnología, dadas las dificultades que hemos visto al aumentar la producción de EUV en general. IBM afirma que el uso de EUV permite a la empresa ajustar el ancho de las nanohojas de silicio de forma continua, y que su nuevo enfoque GAA y EUV permiten una flexibilidad que los diseños de semiconductores actuales no pueden igualar. La empresa espera que EUV + GAA proporcione un escalado superior en comparación con los FinFET en el mismo nodo de proceso. Eso es algo con lo que otras empresas parecen estar de acuerdo, dado que Samsung está planeando su propia transición a GAA FET en el nodo de 5 nm.

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'Este anuncio es el último ejemplo de la investigación de clase mundial que sigue surgiendo de nuestra innovadora asociación público-privada en Nueva York', dijo Gary Patton, director de tecnología y director de I + D mundial de GlobalFoundries. “A medida que avanzamos hacia la comercialización de 7 nm en 2018 en nuestra planta de fabricación Fab 8, buscamos activamente tecnologías de próxima generación a 5 nm y más para mantener el liderazgo tecnológico y permitir a nuestros clientes producir una generación más pequeña, más rápida y más rentable de semiconductores '.

IBM también afirma que, en comparación con la tecnología de 10 nm existente, su tecnología de 5 nm puede ofrecer un rendimiento mejorado en un 40 por ciento con el mismo consumo de energía o un ahorro de energía del 75 por ciento en el mismo nivel de rendimiento que los diseños actuales. Esto destaca inadvertidamente la dificultad actual de mejorar el rendimiento bruto en el silicio actual. Cuando el margen de rendimiento habilitado por un nuevo tipo de diseño de transistor y El uso de equipos de litografía de última generación representa casi la mitad del potencial de ahorro de energía, está claro que la industria tiene un problema de escala que no se mejorará fácilmente, incluso si el tamaño de los nodos sigue disminuyendo.

En cuanto a cuándo veremos estos avances en el envío de productos, la brecha entre el anuncio y la fecha de envío sigue siendo significativa. Considere, por ejemplo, que IBM hizo críticas Anuncios de 7 nm hace casi dos años, sin embargo, solo recientemente hemos visto hardware de 10 nm en el mercado. El lanzamiento de 5 nm todavía parece apuntar a 2020 o 2021. Y si ese lanzamiento depende de que EUV esté listo, podría retrasarse aún más. Dado que la litografía ultravioleta tiene, literalmente, más de una década de retraso, simplemente no está claro que todos los problemas finalmente se hayan solucionado y el camino despejado hacia la integración total de la fabricación. Es más probable que EUV se implemente en etapas y se use para pasos críticos primero antes de la integración general completa.

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