Más allá de DDR4: las diferencias entre Wide I / O, HBM y Hybrid Memory Cube

Hardware

Se avecinan cambios importantes en el mundo de la interfaz de memoria, y el interés reciente en los planes de AMD y Nvidia de adoptar el nuevo estándar de ancho de banda de memoria alta hace que este sea un buen momento para explicar los tres nuevos estándares: E / S amplia, HBM y HMC. Comencemos con una pregunta básica: ¿por qué necesitamos nuevos estándares de memoria en primer lugar?

DDR4 y LPDDR4 son ambos mejoras progresivas y evolutivas a los diseños de DRAM existentes. Como exploraremos en esta historia, ambos estándares mejoran el consumo de energía y el rendimiento en relación con DDR3 / LPDDR3, pero no representan un gran avance. Muchas de las tecnologías subyacentes integradas en el estándar se establecieron hace una década o más, cuando el ancho de banda total del sistema era una fracción de los niveles actuales y las CPU eran todas de un solo núcleo.

Si bien el estándar ha evolucionado considerablemente desde donde comenzó, vale la pena recordar que los primeros DIMM SDRAM modernos debutaron en una interfaz de 66 MHz y proporcionaron 533 MB / s de ancho de banda. DDR4-3200, por el contrario, tiene una frecuencia de reloj de hasta 1600 MHz y ofrece hasta 25,6 GB / s de ancho de banda de memoria. Eso es un aumento de 48 veces en casi 20 años, pero también significa que hemos impulsado el estándar mucho. Si bien ha habido un debate sobre si definir o no una DDR5 tradicional, el amplio consenso de la industria es que se necesitan nuevas soluciones.

E / S amplia de Samsung: ancho de banda de consumo ultrabajo

Wide I / O y Wide I / O 2 han sido respaldados por empresas como Samsung y están diseñados para proporcionar SoC móviles con una cantidad máxima de ancho de banda con el menor consumo de energía posible. Es una tecnología que ha resultado muy interesante para las empresas que fabrican teléfonos inteligentes y sistemas integrados, donde las pantallas de alta resolución han ejercido una enorme presión sobre el ancho de banda, mientras que los requisitos de baja potencia son fundamentales para la duración de la batería.

IO 2 amplio

Arquitectura Wide I / O 2 de Samsung

Wide I / O está diseñado específicamente para apilarse parte superior de SoC y utilizan interconexiones verticales para minimizar la interferencia eléctrica y la huella del troquel. Esto optimiza el tamaño del paquete, pero también impone ciertas limitaciones térmicas, ya que el calor irradiado por el SoC tiene que atravesar toda la memoria. Las frecuencias de funcionamiento son más bajas, pero una gran cantidad de pines de E / S aumenta el ancho de banda mediante el uso de un bus de memoria de hasta 1024 bits de ancho.

Wide I / O es la primera versión del estándar, pero se espera que Wide I / O 2 llegue al mercado masivo, aunque algunos han argumentado que la verdadera adopción no llegará hasta Wide I / O 3, que finalmente debería abrirse. una brecha entre él y LPDDR4. El estándar fue ratificado por JEDEC, pero a menudo se asocia con Samsung debido al extenso trabajo de esa empresa para llevarlo al mercado. El tiempo no está claro, pero no se espera que los dispositivos principales se envíen con Wide I / O en la primera mitad de 2015. Es posible que veamos una recuperación limitada en la segunda mitad del año, posiblemente de las propias fundiciones de Samsung.

Wide I / O está diseñado explícitamente para ser una interfaz 3D, pero son posibles diseños de intercaladores 2.5D. Dado que uno de los mayores desafíos de una estructura de E / S ancha 3D es enfriar la CPU debajo de la DRAM, es posible que los primeros chips sean diseños de intercalador 2.5D.

Intel y Micron: cubo de memoria híbrido

En Corner # 2, tenemos Hybrid Memory Cube, la articulación Estándar Intel-Micron. HMC está diseñado para enfatizar cantidades masivas de ancho de banda con mayor consumo de energía y costo que Wide I / O 2. Intel y Micron han afirmado que hasta 400GB / s de ancho de banda pueden ser posibles a través de HMC, con producción esperada en 2016 y disponibilidad comercial en 2017.

HMC no es un estándar JEDEC, pero tiene varios socios de desarrollo, incluidos Samsung, Micron, Microsoft, Altera, ARM, Intel, HP y Xilinx. Uno de los principales objetivos de HMC es eliminar la lógica de control duplicada de los DIMMS modernos, simplificar el diseño, conectar toda la pila en una configuración 3D y luego usar una única capa de lógica de control para manejar todo el tráfico de lectura / escritura.

Diapositiva HMC

La promesa de Hybrid Memory Cube es una arquitectura que está diseñada explícitamente para responder a escenarios de múltiples núcleos y entregar datos con un ancho de banda mucho mayor y una latencia general más baja. HMC es extremadamente progresista y resuelve una serie de problemas relacionada con la computación a exaescala, pero también depende de una serie de mejoras profundas en la fabricación de semiconductores. Es el nuevo estándar más caro y el único que no ha sido ratificado por JEDEC.

HMC-Power

Comparación de consumo de energía

La diapositiva anterior es de 2011, pero las proyecciones parecen seguir siendo precisas. A gran escala, el consumo de energía de la memoria de DDR3 y DDR4 es simplemente demasiado alto para permitir un escalado eficiente. Reducir el consumo de energía de la memoria en dos tercios tendría un gran impacto en la supercomputación en el plazo de 2020.

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