AMD puede haber duplicado la caché L3 por núcleo en las CPU Epyc de 7 nm

AMD Epyc

Es posible que AMD haya revelado sus próximas CPU Epyc de 7 nm en su evento New Horizons, pero solo tocó muchas de las mejoras arquitectónicas y mejoras para el núcleo. Sabemos que el chip empareja una serie de chiplets de 7 nm (cada uno con ocho núcleos de CPU), pero aún no se han revelado detalles finos sobre la organización de la caché o el diseño CCX. Un nuevo punto de datos proporcionado por cortesía de SiSoft Sandra sugiere que AMD ha duplicado la cantidad de caché L3 por núcleo de CPU, al menos en Epyc.



Diseño Epyc
La entrada original en la base de datos de SiSoft Sandra ha sido eliminada, pero no antes de ser capturada por Overclock3D.net . La captura de pantalla es para una muestra de ingeniería con una frecuencia de reloj de 1,4 GHz, con un reloj de impulso de 2 GHz y 128 subprocesos, lo que implica que SMT no está habilitado en esta etapa. Ni el reloj bajo ni la falta de soporte SMT son preocupantes; Las muestras de ingeniería a menudo tienen funciones deshabilitadas y no se espera que Epyc se lance hasta 2019 esté bien avanzado.

Imagen de Overclock3D



Duplicar la cantidad total de caché L3 por núcleo es un movimiento esperado para AMD y debería ayudar a mejorar el rendimiento general de Epyc. La implementación CCX existente de AMD asigna 8 MB de L3 por CCX, con dos CCX por dado. Los tiempos de ping entre núcleos lógicos son aproximadamente 26ns cuando se hace ping al mismo núcleo de CPU, 42ns cuando se hace ping dentro del mismo CCX y 142ns cuando se hace ping a un CCX diferente desde el mismo dado físico. Eso no es mucho mejor por el golpe de latencia de la memoria que recibe cuando sale a la memoria principal para recuperar datos de esa manera.

Lo que esto significa, en conjunto, es que Epyc en realidad no tiene un L3 de 64 MB en absoluto, en ningún sentido significativo. Tiene 8 cachés L3 de 8 MB cada uno. Esto funciona bien para aplicaciones que pueden caber en un segmento de caché de 8 MB, pero obstaculiza Epyc en cualquier aplicación que no se ajuste a este modelo de acceso. Como muestra este punto de referencia de latencia de memoria de Anandtech, la latencia de memoria de Epyc en lecturas aleatorias duales es bastante competitiva por debajo de 8 MB y significativamente peor que Intel por encima de ese punto.

latencyepyc_xeonv5_tinymembench

Graficar por Anandtech



La duplicación de la cantidad de caché L3 por matriz obviamente mejorará el rendimiento en aplicaciones que encajan en un grupo de acceso de 16 MB, pero no en un segmento de 8 MB. Sin embargo, quiero advertirle que no debe concluir que este es el único cambio que AMD ha realizado en la organización general de Epyc. La decisión de organizar Epyc como un conjunto de chiplets de 7 nm que se conectan a una matriz de E / S común afectará la comunicación de núcleo a núcleo. No está claro exactamente cómo cambiarán las cosas con el silicio Rome de AMD porque la compañía aún no ha publicado esta información, pero hay muchos botones y diales que AMD podría haber ajustado. Además de los cambios físicos que sabemos que incorpora Epyc de 7 nm, existen cambios potenciales en la estrategia de almacenamiento en caché, mejoras de Infinity Fabric, alteraciones en el diseño de CCX e incluso cambios en la forma en que AMD administra el consumo de energía en sus cachés que podrían afectar la latencia de la memoria. Saber que la empresa probablemente duplicó el caché L3 nos dice algo sobre Roma, pero no es toda la historia.

No está claro cómo este cambio podría afectar el escritorio Ryzen. AMD podría optar por mantener el mismo tamaño de caché L3 por dado, o podría fusionar algunos L3 para recuperar chips defectuosos o diferenciar entre partes Epyc y Ryzen. El Ryzen original de la compañía que se lanzó reutilizó el mismo silicio en todas las familias de productos en la mayor medida posible, pero algunas de las CPU Ryzen 5 de segunda generación de la compañía tienen cachés L3 más pequeños (8 MB en el Ryzen 5 2500X, en comparación con 16 MB en el Ryzen 5 1500X). .

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