7nm, 5nm, 3nm: los nuevos materiales y transistores que nos llevarán a los límites de la ley de Moore

Oblea IC

En Semicon West 2013, la meca anual de los fabricantes de chips y sus fabricantes de equipos de capital, Applied Materials ha detallado el camino más allá de 14 nm, hasta 3 nm y posiblemente más.

La charla, impartida por Adam Brand of Applied Materials, se centró principalmente en los desafíos materiales y arquitectónicos de los transistores de producción en masa a 14 nm y más. En este punto, 14 nm parece ser el nodo final donde el silicio, incluso cuando tiene la forma de una aleta (como en los FinFET), será lo suficientemente grueso como para evitar la formación de túneles cuánticos y las fugas de la puerta.

Longitud de la puerta del transistor, a lo largo del tiempo

Longitud de la puerta del transistor (Lg), a lo largo del tiempo. La meseta estaba entre 45nm y 28nm, hasta que se activó el FinFET (transistor de canal delgado) de 22nm de Intel.



Más allá de 14 nm, a medida que pasamos a 10 y 7 nm, se requerirá un nuevo material de aleta, probablemente silicio-germanio (SiGe), o quizás solo germanio puro. SiGe y Ge tienen mayor movilidad de electrones que Si, lo que permite voltajes más bajos y, por lo tanto, reduce el consumo de energía, los túneles y las fugas. SiGe también se ha utilizado en la fabricación comercial de CMOS desde finales de los años 80, por lo que cambiar de silicio no será demasiado doloroso. (La razón principal por la que hemos estado usando silicio durante tanto tiempo es que toda la industria se basa en el silicio. La cantidad de tiempo, dinero e I + D que se requeriría para implementar nuevas máquinas para manipular nuevos materiales es relativamente poco conocida. aproximadamente sería astronómico.)

Diferentes métodos para construir un transistor, desde FinFET hasta Gate All Around (GAA), hasta FET de tunelización

Según Brand, SiGe nos llevará a 7 nm, pero después de eso, probablemente estemos mirando una nueva estructura de transistor. Así como FinFET creó un área de superficie más grande, mitigando los efectos de la tunelización cuántica, tanto los FET Gate All Around (GAA) como los FET de tunelización vertical (TFET), permitirían nuevamente puertas más cortas y voltajes más bajos. Como puede ver en el diagrama a continuación, un GAA FET consiste esencialmente en una fuente de nanocables y drenajes, rodeados por una puerta. Un TFET vertical es similar en el sentido de que utiliza nanocables, pero el método real de funcionamiento es muy diferente al de los FET convencionales. Una vez más, sin embargo, los TFET permiten un voltaje de funcionamiento más bajo. Otra opción es un FinFET algo convencional, pero con la aleta construida con semiconductores III-V como el arseniuro de galio (GaAs), que nuevamente tienen una mayor movilidad de electrones que el silicio.

El camino más allá de 14nm es traicionero, y de ninguna manera es algo seguro, pero con las hojas de ruta de Intel y Applied Materials que insinúan que 5nm se está investigando, mantenemos la esperanza. Sin embargo, quizás la mejor pregunta es si vale la pena escalar a geometrías tan pequeñas. Con cada paso hacia abajo, el proceso se vuelve cada vez más complejo y, por lo tanto, más caro y más probable que se vea afectado por bajos rendimientos. Es posible que se obtengan mejores beneficios si se mueven de lado a materiales y arquitecturas que pueden operar a frecuencias más rápidas y con más paralelismo, en lugar de forzar brutalmente la continuación de la ley de Moore.

Para el juego completo de diapositivas, visite el sitio web de Semicon West 2013 (PDF). Sin embargo, a menos que sea un químico de procesos con doctorado que trabaje en Intel o TSMC, el contenido puede pasarse por alto.

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